2 août 2010

Vérification de descriptions VHDL par interprétation abstraite.

PASTEL :: [pastel-00000875, version 1]
http://pastel.archives-ouvertes.fr/pastel-00000875/fr/
Cette thèse traite de la vérification automatique de composants matériels décrits en VHDL. C'est une étude de faisabilité d'un outil de vérification automatique qui réunit: exhaustivité, efficacité de calcul et simplicité d'utilisation. La méthodologie de l'interprétation abstraite a été adoptée: l'algorithme de simulation de VHDL est d'abord formalisé par une sémantique opérationnelle, de laquelle une analyse statique est dérivée de façon systématique par abstraction.
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